1. Acceso a memoria
1.1. Traducción dirección virtual a física
1.2. Se accede a caché
1.3. Fallos
1.3.1. Iniciales
1.3.2. Capacidad
1.3.3. Conflicto
1.4. Buscar en MP
1.5. Acceso planificado a MP
1.6. Acierto: Se envia palabra MC
1.7. Fallo: página de memoria virtual
1.8. El SO hace cambio de contexto
1.9. Se lleva el dato a MC
2. Métricas
2.1. Latencia
2.1.1. Tiempo de incio a fin de acceso a memoria
2.2. Ancho de banda
2.2.1. Cantidad de información por unidad de tiempo
3. Propiedades
3.1. Inclusión
3.2. Coherencia
3.3. Correspondencia de direcciones
4. Memoria Virtual
4.1. Multiprogramación - proteción
4.2. Procesos más grandes que MP
4.3. Independencia de localización
4.4. Se controla por HW y SW
4.5. Se usa almacenamiento persisten
4.6. Unidad es el segmento de página
4.7. Es asociativo
4.8. Pólica de post-escritura
4.9. Mas compleja y dificil de gestionar
4.10. Latencia de ms
4.11. Diseño
4.11.1. Tamaño de la página
4.11.2. Reducir numero de fallos de página
4.11.3. Fallos se menejan en software
4.11.4. Se usa post-escritura
4.12. Dirección Virtual
4.12.1. Generada por el procesador
4.13. Dirección física
4.13.1. Manejada por la memoria
4.14. MMU
4.14.1. Traduce direcciones virtuales a físicas
4.14.2. Transparente a la CPU
5. Caché
5.1. Almacena marcos
5.2. Marca como ocupado usando tags
5.3. Los tags se comparan con el bloque
5.4. Diseño
5.4.1. Organización de caché
5.4.2. Política de ubicación
5.4.2.1. Correspondencia directa
5.4.2.1.1. Acceso simultaneo a directorio
5.4.2.1.2. Algoritmo de reemplazo trivial
5.4.2.1.3. Mayor tasa de fallos en accesos alternativos
5.4.2.2. Totalmente asociativa
5.4.2.2.1. Cualquier bloque MP en MC
5.4.2.2.2. El tag se copara con todos los tags de caché
5.4.2.2.3. Mayor flexibilidad de remplazo
5.4.2.2.4. Mayor tasa de aciertos
5.4.2.2.5. Mayor tiempo de acceso
5.4.2.3. Asociativa por conjuntos
5.4.2.3.1. Menor tiempo de acceso
5.4.2.3.2. Mayor tasa de aciertos
5.4.3. Politica de reemplazo
5.4.3.1. Determinar bloques MC a desalojar
5.4.3.2. Algoritmos
5.4.3.2.1. Aleatorio
5.4.3.2.2. LRU
5.4.3.2.3. FIFO
5.4.4. Politica de escritura
5.4.4.1. Escritura directa
5.4.4.1.1. Se escribe a la vez en el nivel 1
5.4.4.1.2. Facil de implementar
5.4.4.1.3. Asegura coherencia
5.4.4.1.4. Mucho tráfico en memoria
5.4.4.1.5. Buffer de escritura
5.4.4.2. Post-escritura
5.4.4.2.1. Solo se modifica en el primer nivel de caché
5.4.4.2.2. Dirty bit para indicar modificación
5.4.4.2.3. menos tráfico en memoria
5.4.4.2.4. Diseño complejo
5.4.4.2.5. Buffer de escritura
5.4.4.3. Escritura con ubicación
5.4.4.3.1. Se asocia con post-escritura
5.4.4.3.2. Se lleva bloque de MP a MC para la escritura
5.4.4.4. Escritura sin ubicación
5.4.4.4.1. Se asocia con escritura directa
5.4.4.4.2. Solo se escribe en MP
5.4.5. Tamaño
5.4.5.1. Pequeña
5.4.5.1.1. Más fallos
5.4.5.1.2. Poca localidad
5.4.5.1.3. Fallos de capacidad
5.4.5.2. Grande
5.4.5.2.1. Muy grande para un chip
5.4.5.2.2. más lenta
5.4.6. Tamaño de marco
5.4.6.1. Grande
5.4.6.1.1. Mejor localidad espacial
5.4.6.1.2. Menos fallos iniciales
5.4.6.1.3. Más penalización de fallo
5.4.7. Unificación división de memorias
5.4.8. Caché multinivel
6. Diseño
6.1. Cache
6.1.1. Es el mismo chip del procesador
6.1.2. SRAM
6.1.3. Varios niveles
6.2. Principal
6.2.1. Ubicado en el chip del frente
6.2.2. DRAM
6.2.3. Controlador de memoria
6.3. Virtual
6.3.1. Ubicada en el disco duro
6.3.2. Se controla desde el SD
6.4. Ubicación físicamente distinta
6.5. Tecnología diferente
6.6. Gestión independiente
7. Aciertos y fallos caché
7.1. Localidad espacial
7.1.1. Elementos cercanos
7.1.2. Matrices, arrays, estructuras
7.2. Localidad Temporal
7.2.1. Bucles
7.3. Fallo de Mp
7.3.1. Acceder a MV
7.3.2. interviene el OS
8. Memoria principal
8.1. Celdas DRAM
8.1.1. Obsoleto
8.1.2. Desaprovecha recursos
8.2. 1 bit cada celda
8.3. Accesos controlador por el procesador o hub externo
8.4. Mapeo de dirección física a ubicación
8.5. Fast Page Mode DRAM
8.5.1. Memoria paginada
8.5.2. Accesos en la misma pagina eficientes
8.5.3. Acceso burst
8.6. SDRAM
8.6.1. Frecuencia superior
8.6.2. Tiempos de 25 y 10 ns
8.7. DDR
8.7.1. DDR
8.7.1.1. Transfiere 2 veces en cada ciclo de reloj
8.7.2. DDR2
8.7.2.1. Mayores frecuencias
8.7.2.2. 1.8V
8.7.3. DDR3
8.7.3.1. 1900MHZ
9. Asignación de memoria
9.1. Paginación
9.1.1. HW y SO
9.1.2. Reducir fallos de página
9.1.3. Tablas de indexación de memoria
9.1.3.1. Tabla de páginas
9.1.4. Espacio virtual no continuo
9.1.5. Memoria física se divide en marcos
9.1.6. Memoria virtual se divide en páginas
9.1.7. dificil de encontrar un entrada
9.1.8. Cada proceso tiene una tabla de páginas
9.1.9. page table regiter
9.1.10. control de localización en disco
9.1.11. Espacio en disco reservado: swap space
9.1.12. HW con modo supervisor
9.1.13. Caché de traducción física TLB