Get Started. It's Free
or sign up with your email address
VHDL by Mind Map: VHDL

1. Padrão IEEE para linguagem de descrição de hardware

2. Linguagem de alto nível para síntese e simulação

3. Facilita portabilidade e produtividade

3.1. Lógica e estímulos de verificação são padronizados e independentes de marca/fabricante/ferramenta

4. Tipos de modelagem

4.1. Modelagem comportamental

4.1.1. Um componente é descrito pelas respostas de entrada/saída

4.1.2. RTL

4.1.2.1. Register Transfer Level

4.1.2.2. É um tipo de modelagem, com o propósito de síntese

4.1.2.3. O Hardware é inferido (está implícito)

4.2. Modelagem estrutural

4.2.1. Um componente é descrito pela interconexão de componentes ou portas lógicas primitivas

5. Síntese

5.1. Tradução da HDL para um circuito

5.2. Compreende a otimização do circuito

6. Processo

6.1. Unidade básica de execução

6.2. A execução é convertida em hardware equivalente

7. VHSIC hardware description language

8. VHSIC: (Very High Speed Integrated Circuit)

9. Design Units

9.1. ENTITY

9.1.1. Define a visão externa de um modelo, como um símbolo

9.1.2. Declações genéricas

9.1.2.1. Passam informação a um modelo

9.1.3. Port

9.1.3.1. Descreve entradas e saídas (pinos)

9.1.4. Pode ter múltiplas arquiteturas

9.2. ARCHITECTURE

9.2.1. Define a função do modelo, como um esquema

9.2.2. Deve estar associada a um ENTITY

9.3. CONFIGURATION

9.3.1. Associa arquitetura com uma entidade

9.3.2. Não é requerido nas ferramentas atuais

9.4. PACKAGE

9.4.1. Conjunto de entidades

9.4.2. É preciso definir a declaração do pacote

9.4.3. LIBRARY

9.4.3.1. Nas bibliotecas, encontramos componentes prontos que definem o hardware (elementos físicos). Por exemplo, um multiplexador