1. Jerarquía de memorias
1.1. Memoria caché
1.1.1. Fabricada con SDRAM
1.1.2. Controlada por el controlador de caché incluído en el mismo chip
1.1.3. Existen actualmente 3 niveles: L1, L2, L3
1.2. Memoria principal
1.2.1. Fabricada con DRAM
1.2.2. Controlada por el controlador de memoria principal que se encarga de planificar los accesos a la misma
1.2.3. El controlador se ubica en el mismo chip que el procesador y la memoria caché.
1.3. Memoria virtual
1.3.1. Ubicada en el disco duro
1.3.2. Fabricada con tecnología magnética
1.3.3. Se controla desde el SO
1.4. Cada una se ubica físicamente en un lugar distinto, se fabrica con tecnología diferente
1.5. Cada una se gestiona de manera independiente
1.6. Diseño
1.6.1. Inclusión
1.6.1.1. Cualquier información contenida en un nivel cualquiera, debe estar también en los niveles superiores
1.6.2. Coherencia
1.6.2.1. Las copias de la misma información tiene que ser coherencia entre sí en todos los niveles
1.6.3. Correspondencia
1.6.3.1. Debe existir una correspondencia de direcciones entre los distintos niveles de la jerarquía
2. Acierto a fallos en el acceso a la caché
2.1. Si se encuentra en la caché, acierto, sino entonces es fallo
2.2. La penalización dependerá de la latencia de MP y de su ancho de banda
2.3. Principio de localidad
2.3.1. Localidad espacial
2.3.2. Localidad temporal
2.4. Mecanismo de acceso a memoria
3. Evaluaciones de prestaciones de la jerarquía de memoria
3.1. Latencia
3.1.1. Tiempo que transcurre desde un acceso a memoria, comienza hasta que finaliza.
3.2. Ancho de banda
3.2.1. Cantidad de información por unidad de tiempo que puede transferirse desde/hacia la memoria
4. Organzación de la memoria caché
4.1. Tamaño de la memoria caché
4.1.1. Demasiado pequeña.
4.1.2. Demasiado grande.
4.2. Tamaño de marco.
4.2.1. Bloques grandes.
4.2.2. Se debe llegar a un compromiso teniendo en cuenta la latencia y el ancho de banda.
4.3. Unificación o división de las instrucciones y los datos.
4.3.1. Segmentación del procesador obliga a la división para evitar riesgos estructurales entra las etapas F y M.
4.3.2. Cuando no se trata del primer nivel se puede optar por unificar.
4.3.3. Decisiones tomadas con ayuda de herramientas de simulación
4.4. Implementación de cachés multinivel
4.4.1. Nivel L1
4.4.2. Nivel L2
5. Política de ubicación
5.1. Correspondencia directa.
5.1.1. A cada bloque de memoria principal solo le corresponde un marco de memoria caché
5.1.1.1. Ejemplo
5.2. Totalmente asociativa.
5.2.1. Cualquier bloque de MP se puede ubicar en cualquier bloque de MC
5.2.1.1. Ejemplo
5.3. Asociativa por conjuntos.
5.3.1. Dividir la MC en C conjuntos de B bloques o vías
5.3.1.1. Ejemplo
6. Política de escritura:
6.1. Escritura directa
6.2. Post - escritura
7. Diseño de la memoria principal
7.1. Chips de memoria
7.1.1. DRAM convencional
7.1.2. FPM DRAM: Fast Page mode DRAM
7.1.3. SDRAM o DRAM Sincrónica
7.2. Controlador de memoria gestiona los accesos
7.3. Mapea la dirección física a ubicación física
8. Diseño de la memoria virtual
8.1. Permite la multiprogramación
8.2. Permite ejecutar procesos más grandes que la MP
8.3. Es de tecnología de almacenamiento magnético
8.4. El alojamiento es siempre asociativo
8.5. Organización de la memoria virtual
8.5.1. Dirección virtual.
8.5.2. Dirección física.
8.5.3. MMU
8.6. Asignación de memoria
8.6.1. Paginación.
8.6.2. Segmentación.
8.6.3. Híbrido
8.7. Esquema de traducción de direcciones
8.7.1. Ejemplo