Procesador

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Procesador por Mind Map: Procesador

1. Metodologia Diseño

1.1. Analizar Repertorio Instrucciones

1.2. Establecer Metodologia de Temporizacion

1.3. Seleccionar conjunto de modulos

1.4. Ensamblar ruta de datos

1.5. Determinar valores

1.5.1. Puntos de Control

1.6. Diseñar

1.6.1. logica de control

2. Ruta Datos

2.1. Monociclo

2.1.1. Ejecucion Tipica

2.1.1.1. Registros

2.1.1.1.1. Cargan simultaneamente

2.1.1.2. Valores

2.1.1.2.1. propagan

2.1.1.3. Se repite indefinidamente

2.1.2. Sincronizados al mismo flanco reloj

2.1.3. Componentes

2.1.3.1. Memoria

2.1.3.1.1. Instrucciones

2.1.3.1.2. Datos

2.1.3.1.3. Integrada dentro CPU

2.1.3.1.4. Direccionable por bytes(4)

2.1.3.2. 32 registros de datos

2.1.3.2.1. Banco de Registros

2.1.3.3. Contador de Programa

2.1.3.4. 2 Sumadores

2.1.3.4.1. Sumar 4 al PC

2.1.3.4.2. Sumar desplazamiento relativo

2.1.3.5. ALU

2.1.3.5.1. BEQ

2.1.3.6. Extensor de Signo

2.1.3.6.1. Datos Inmediatos

2.1.3.7. Desplazador a la Izq.

2.1.3.7.1. Recuperar dos ceros

2.1.4. No usar mas de una vez un recurso

2.1.5. Añadir multiplexores

2.2. Multiciclo

2.2.1. Divison del Trabajo en Etapas

2.2.2. Etapa

2.2.2.1. relacionada con hardware

2.2.2.2. Completarse en un ciclo

2.2.3. Reduce el periodo

2.2.4. No son necesarios sumadores extra

2.2.5. Memoria unificada

2.2.6. Mismo recurso

2.2.6.1. DIreferentes Etapas

3. Ruta Control

3.1. Monociclo

3.1.1. Controlador

3.1.1.1. Seleccionar Operaciones

3.1.1.2. Controlar flujo datos

3.1.1.3. Global

3.1.1.3.1. Decodifcar el codigo de operacion

3.1.1.3.2. Entrada

3.1.1.3.3. Salida

3.1.1.3.4. Señales activas hasta

3.1.1.3.5. Decodifcadores y OR

3.1.1.4. Local

3.1.1.4.1. Decodificar el campo de operacion

3.1.1.4.2. Entrada

3.1.1.4.3. Salida

3.2. Multiciclo

3.2.1. No tabla de verdad

3.2.2. Señales se van modifcando

3.2.3. Global

3.2.3.1. Secuencial

3.2.3.2. Maquina de Estados

3.2.3.2.1. Cableada

3.2.3.2.2. 8 estados

3.2.3.2.3. F-D

3.2.3.2.4. Instruccion

3.2.3.3. Microprograma

3.2.3.3.1. Memoria ROM

3.2.3.3.2. mas flexible

3.2.3.3.3. ocupa menos area

3.2.3.3.4. Lenta

3.2.4. Local

4. nanoMIPS

4.1. Repertorio Instrucciones

4.1.1. Acceso a Memoria

4.1.1.1. LW, SW

4.1.1.1.1. Sin valor de Funct

4.1.2. Aritmetico-Logica

4.1.2.1. ADD, SUB,AND,OR, SLT

4.1.2.1.1. Opcode=0

4.1.2.1.2. Tiene valor de Funct

4.1.3. Control de Flujo

4.1.3.1. BEQ

4.1.3.1.1. Sin valor de funct

5. Ejecucion Instruccion

5.1. Fetch

5.2. Decode

5.3. Execution

5.4. Memory Access

5.5. Writeback

6. Tipo I

6.1. Saltos Incondicionales

6.1.1. F-D-X

6.2. Saltos Condicionales

6.2.1. F-D-X

6.2.1.1. Ruta de Datos

6.2.1.1.1. Monociclo

6.3. Load/Store

6.3.1. Load

6.3.1.1. F-D-X-M-W

6.3.1.1.1. Ruta de Datos

6.3.2. Store

6.3.2.1. F-D-X-M

6.3.2.1.1. Ruta de Datos

6.4. Aritmetico-Logicas

6.4.1. F-D-X-W

7. Tipo R

7.1. Aritmetico-Logicas

7.1.1. F-D-X-W

7.1.1.1. Ruta de Datos

7.1.1.1.1. Monociclo

8. Tipo J

8.1. Saltos Incondicionales

8.1.1. F-D-X

9. Diseño

9.1. Modulos

9.1.1. Ruta de Datos

9.1.1.1. Combinacional

9.1.2. Unidad de Control

9.1.2.1. Secuencial

9.2. Circuito Digital

9.2.1. Combinacional

9.2.2. Secuencial

9.3. Combinacional

9.3.1. Salidas Dependen Entradas

9.4. Secuencial

9.4.1. Salida dependen estado anterior

9.4.1.1. Señal de Reloj

10. Secuencial

10.1. Temporizacion

10.1.1. Monociclo

10.1.1.1. CPI=1

10.1.1.2. Duracion Ciclo

10.1.1.2.1. Intruccion mas lenta

10.1.1.3. No son eficientes

10.1.1.4. Imposible optimizar

10.1.1.5. Recursos Desaprovechados

10.1.2. Multiciclo

10.1.2.1. CPI>1

10.1.2.2. Duracion ciclo

10.1.2.2.1. Etapa mas lenta