1. Ralentización del Pipeline
1.1. Juego de Instrucciones
1.1.1. Todas las instrucciones tienen misma longitud,
1.1.2. Mips tiene pocos formatos de instrucciones.
1.1.3. Operandos en memoria solo existen en instrucciones.
1.1.4. Oerandos alineados en memoria.
1.2. Riesgos en Procesodores Segmentados
1.2.1. Estructurales
1.2.1.1. Dos o más instrucciones necesitan utilizar el mismo resurso hardware al mismo tiempo
1.2.1.2. Resolución de Patrones Estructurales
1.2.1.2.1. Duplicar los recursos de Hardware
1.2.1.2.2. Seprara memorias de instrucciones y datos.
1.2.1.2.3. Banco de Registros
1.2.2. De Datos
1.2.2.1. Dos o más instrucciones presentan dependecias entre sí.
1.2.2.1.1. Tipos
1.2.2.1.2. Solución
1.2.3. De control
1.2.3.1. Una instrucción que modifica el valor del PC aun no lo hace cuando se tiene que comenzar la ejecución de la siguiente instrucción.
1.2.3.2. Soluciones
1.2.3.2.1. Hardware adicional (se incluye en la etapa D)
1.2.3.2.2. Predicción de Salto Estática
1.2.3.2.3. Software (compilador)
2. Tratamineto de Excepciones
2.1. En el nanoMIPS segmentado
2.1.1. Métodos utilizados
2.1.1.1. Registro de excepción
2.1.1.2. Vector de interrupciones
2.1.2. Otro tipo de Riesgo.
2.1.3. Se debe adaptar la Ruta de Datos para soportar excepciones.
2.2. SSOO y Hardware
2.2.1. Hardware
2.2.1.1. detener instrucción que provocó el fallo.
2.2.1.2. Completar instrucciones anteriores
2.2.1.3. Vaciar el pipeline
2.2.1.4. Guardar la causa de la instrucción
2.2.1.5. Salvar la direccion de la instrucción del fallo
2.2.1.6. Saltar a una dirección predeterminada.
2.2.2. Sistema Operativo
2.2.2.1. El sistema operativo mata el proceso en una excepción
2.2.2.2. Si es una petición de E/S, el sistema Operativo salva el estado del programa-
3. Introducción
3.1. Paralelismo
3.1.1. Arquitecturas de Von Neuman tienen limitaciones
3.1.2. Alternativas utilizan unidades de procesamiento
3.1.3. Tipos Paralelismo:
3.1.3.1. Interno (única CPU)
3.1.3.2. Explícito (varias CPU)
3.1.3.2.1. SIMD
3.1.3.2.2. MISD
3.1.3.2.3. MIMD
4. Estructuras Segmentadas
4.1. Tipos de Procesadores
4.1.1. Secuenciaes
4.1.1.1. Monociclo
4.1.1.2. Multiciclo
4.1.2. Segmentados
4.1.2.1. Paralelismo a nivel de instrucción
4.1.2.2. Incoporan Pipelining
4.2. Encauzamiento
4.2.1. Técnica para generación de paralelismo implícito
4.2.2. Pipeline: dividir una función en subfunciones
4.2.3. Similar a una cadena de montaje.
4.3. Pipelining vs Paralelismo
4.3.1. Técincas orientadas a mejorar rendimiento.
4.3.2. Pipelining: hardware no está replicado.
4.3.3. Arquitecturas Paralelas: hrdware sí está replicado,
5. Concepto de Segmentación
5.1. Conceptos Básicos
5.1.1. Deseable CPI=1
5.1.2. Con una instrucción a la vez, hardware está desaprovechado
5.1.3. Comenzar una nueva instrucción en cada ciclo
5.1.4. Diferentes instrucciones tienen que usar diferentes recursos en cada etapa.
5.1.5. Problemas
5.1.5.1. Acceso a memoria en etapas F y M
5.1.5.2. Acceso a Banco de reginstros en etapas D y W
5.1.5.3. PC cambia en F pero se pueden modificar en M
5.1.6. Soluciones
5.1.6.1. Separar memoria instrucciones y datos.
5.1.6.2. Escritura de registros en la primera mitad de ciclo, lectura en la segunda.
5.1.6.3. Multiplexor etapa F
5.1.6.4. Restador etapa X
5.1.6.5. Registros de segmentación
5.2. Rendimiento Procesador Segmentado
5.2.1. Productividad aumenta
5.2.2. Tiempo de ejecución de una única instrucción empeora.
5.2.3. Speedup máximo al segmentar el procesador multiciclo.