1. Procesador Segmentado
1.1. Unidad de Control
1.1.1. En la Etapa D, el opcode permite generar todas las señales de control
1.1.2. Dimensionar los registros de segmentación
1.1.2.1. X
1.1.2.1.1. ALU USrcA, ALUSrcB, ALUOp y RegDest
1.1.2.2. M
1.1.2.2.1. Branch, MemRead y MemWrite
1.1.2.3. W
1.1.2.3.1. MemToReg y RegWrite
1.2. Rendimiento
1.2.1. Productividad aumentada
1.2.1.1. CPI de un procesaor secuencial monociclo
1.2.2. Tiempo de ejecución de una única instrucción empeora
1.2.2.1. Periodo de reloj de un procesador multiciclo
1.2.3. SpeedUp
1.2.3.1. Máximo al segmentar un procesador multiciclo
1.2.3.2. S = tmulticiclo/tsegmentado
1.3. Pipeling vs Paralelismo
1.3.1. Pipeling
1.3.1.1. El HW no está replicado
1.3.2. Arquitecturas Paralelas
1.3.2.1. El HW sí está replicado
1.3.3. Juego de instrucciones para pipeling en MIPS
1.3.3.1. Diseñado para ser ejecutado de un pipeline
1.3.3.2. Diseñado para evitar riesgos en el cause
2. Resolución de Riesgos
2.1. Riesgos estructurales
2.1.1. Dos o más instrucciones necesitan utilizar el mismo recurso de HW al mismo tiempo
2.1.2. Resolución
2.1.2.1. Duplicar los recursos de HW
2.1.2.2. Separar momoria de instrucciones y datos
2.1.2.3. Banco de Registros
2.1.2.3.1. Turnos para leer y escribir
2.1.2.3.2. Separar memoria de instrucciones y datos
2.1.2.3.3. Lecturas en la Segunda mitad
2.2. Riesgos de datos
2.2.1. Dos o más instrucciones presentan dependencias de datos entre sí
2.2.2. Tipos de dependencias
2.2.2.1. RAW
2.2.2.2. WAR
2.2.2.3. WAW
2.2.3. Solución SW: prevención
2.2.3.1. Reordenar el código
2.2.3.1.1. Responsabilidad del compilador
2.2.3.1.2. Retrasar la ejecución de la instrucción un número K de etapas hasta que desaparezca el problema
2.2.3.2. Sin ordenar las instrucciones
2.2.3.2.1. Insertar instrucciones NOP
2.2.3.2.2. No requiere HW opcional
2.2.3.3. Mecanismo HW
2.2.3.3.1. Detener el pipeline
2.2.3.3.2. Adelantamiento, data fordwarding
2.2.3.3.3. SpeedUp
2.3. Riesgo de control
2.3.1. BEQ, hasta la fase M no carga el valor adecado para el PC
2.3.2. Soluciones
2.3.2.1. HW adicional
2.3.2.1.1. Resolverlo adicional
2.3.2.2. Predicción de salto estática
2.3.2.2.1. Salto tomado
2.3.2.2.2. Salto no tomado
2.3.2.3. SW: salto retardado, relleno de ranura
2.3.2.3.1. NanoMIPS no modificado, ranura de 3 ciclos
2.3.2.3.2. NanoMIPS modificado, ranura 1 ciclo
3. Excepciones nanoMIPS segmentado
3.1. Registro de excepción
3.2. Vector de intrrrupciones
3.2.1. Dirección viene determinada por el tipo de exce´pción
3.2.1.1. Instrucción no definida
3.2.1.2. Desbordamiento artmético
3.3. Se tratan como otro tipo de risgo de control
3.3.1. 1. Vaciar el pipeline de instrucciones posteriores a la suma
3.3.2. 2. Carga de isntrucciones de la nueva diección
3.4. Adaptar la ruta de datos
3.4.1. Señal del nuevo valor del PC
3.4.2. Cause Register
3.4.3. Registro de a instrucción de la excepción, EPC
4. Trabajo conjunto del SSOO y del HW
4.1. WD
4.1.1. detener lainstrucción
4.1.2. Completar las instrucciones
4.1.3. vaciar el pipeline
4.1.4. Guardar la causa de la excepción
4.1.5. salvar la dirección de la instrucción de la excepción
4.1.6. Saltar a una dirección predeterminada
4.2. SO
4.2.1. Cuadno hay desbordamiento el SSOO mata el proceso y retoma el motivo
4.2.2. Cuando es petición de E/S, el ssoo salva el estado del rpograma
4.3. Uso de excepciones
4.3.1. Manejo de fallos de págian y excepciones del TLB
5. Paralelismo
5.1. Arquitecturas alternativas que utilizan varias unidades de preocesamiento
5.2. Interno
5.2.1. Un solo CPU, Usa la segmentación
5.3. Explicito
5.3.1. Con varias CPU´s
5.4. SIMD
5.4.1. Un solo flujo de instrucciones u multiples datos
5.4.2. Ejemplos
5.4.2.1. 3DNow de AMD
5.4.2.2. SSE de Intel
5.5. MISD
5.5.1. Varios flujos de instrucciones y un solo dato
5.6. MIMD
5.6.1. Multiplocesador con varias instrucciones y varios datos
6. Tipo de procesadores
6.1. Procesadores secuenciales
6.1.1. PSI no termina de ejecutar una instrucci´pon no comienza a ejecutar la siguiente
6.1.2. Procesador monociclo
6.1.3. Procesador multiciclo
6.2. Procesadores segmentados
6.2.1. Premite solapar la ejecución de varias instrucciones
6.2.2. Aprovecha el paralelismo a nivel de instrucción es decir el pipelinig
6.3. Encauzamiento
6.3.1. Ejecuta de varias instrucciones usando una sola unidad de proceso
6.3.2. Pipeline
6.3.2.1. Dividir una función en subfunciones independientes
6.3.3. Proceso similar a una candena de montaje
7. Conceptos básicos de segmentación
7.1. CPI = 1
7.2. Periodo de reloj limitado por la etapa más lenta
7.3. Diferentes instrucciones tienen que utilizar diferentes recursos
7.4. Problema
7.4.1. Accesos a memoria en las etapas F y M
7.4.2. Acceso a banco de registris en las etapas D y W
7.5. Solución
7.5.1. Se separa las memorias de isntrucciones y datos
7.5.2. Multiplexor Etapa F
7.5.3. Restador Etapa X
7.6. Registros de Segmentación
7.6.1. Almacenan el resultado de cada etapa al final del ciclo del reloj