Jerarquía de Memoria

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Jerarquía de Memoria by Mind Map: Jerarquía de Memoria

1. Memoria Caché MC

1.1. Características

1.1.1. Ubicada

1.1.1.1. En el mismo procesador

1.1.2. Hay varios niveles

1.1.3. Controlada por

1.1.3.1. Controlador de caché

1.1.4. Fabricada con RAM estática

1.1.4.1. Basada en semiconductores

1.1.4.2. Es capaz de mantener los datos sin un refresco

1.1.4.3. Son volátiles

1.2. Aciertos

1.2.1. Si se encuentra una palabra buscada

1.3. Fallo

1.3.1. Si no se encuentra la palabra buscada

1.3.1.1. Hay penalización igual a

1.3.1.1.1. Latencia del MP

1.3.1.2. Se trae el bloque con la palabra desde MP

1.4. Diseño

1.4.1. Marcos

1.4.1.1. Almacena bloques de inforamción

1.4.2. Etiquetas

1.4.2.1. Determinar ocupación de un bloque

1.4.2.2. Se comparan con todas

1.4.3. Aspectos básicos

1.4.3.1. Organización

1.4.3.1.1. Tamaño

1.4.3.1.2. Unificación o división

1.4.3.1.3. Tamaño Marco

1.4.3.1.4. Implementación Multinivel

1.4.3.2. Política de ubicación

1.4.3.2.1. MC

1.4.3.2.2. Política

1.4.3.3. Política de reemplazo

1.4.3.3.1. Hay falllo en MC

1.4.3.3.2. Correspondencia directa

1.4.3.3.3. Reduce tasa de fallos a MC

1.4.3.3.4. Correspondencia directa

1.4.3.3.5. Algoritmo

1.4.3.4. Política de escritura

1.4.3.4.1. Escrituras

1.4.3.4.2. Políticas

2. Memoria Principal MP

2.1. Características

2.1.1. Fabricada con Ram Estática

2.1.1.1. Basada en semiconductores

2.1.1.2. Necesita de un refresco para mantener los datos

2.1.1.3. Son volátiles

2.1.1.4. Permite una gran densidad

2.1.2. Controlada

2.1.2.1. Por un controlador de memoria

2.1.2.1.1. Planifica los accesos

2.1.2.1.2. Ubicada

2.1.3. Ubicado

2.1.3.1. No en el procesador

2.1.4. Dividida

2.1.4.1. Páginas

2.1.4.2. Segmentos

2.2. Acierto

2.2.1. Encontrar lo que se busca

2.3. Fallo

2.3.1. Se debe acceder a MV

2.3.1.1. Penalización mayor

2.3.1.1.1. MV es más lenta

2.3.1.2. Procesador

2.3.1.2.1. Realiza un cambio de contexto

2.3.1.2.2. Ejecuta otra tarea hasta que este disponible en MP la tarea

2.4. Diseño

2.4.1. Chips de memoria

2.4.1.1. matrices DRAM

2.4.1.2. celda almacena un bit

2.4.2. Controlador

2.4.2.1. gestiona accesos

2.4.3. Mapea dirección física a ubicación física

2.4.4. DRAM

2.4.4.1. Acceso a memoria

2.4.4.1.1. CPU

2.4.4.1.2. Controlador

2.4.4.1.3. Determina chips a ser accedidos

2.4.4.2. Obsoleto

2.4.4.3. Desaprovechamiento de recursos

2.4.5. FPM DRAM

2.4.5.1. división en páginas

2.4.5.2. Acceso en modo burst

2.4.5.2.1. Una vez accedida a una columna

2.4.5.2.2. Se accede a las demás

2.4.5.2.3. 5 ciclos para el primer acceso y 3 para los restantes

2.4.5.2.4. Tiempo de acceso

2.4.6. SDRAM DRAM sincrónica

2.4.6.1. Memoria actual es síncrona

2.4.6.2. 5 ciclos para incicio, 1 para restantes

2.4.6.3. Permite frecuencias de más de 66MHz

2.4.6.4. Tiempo de acceso 25-10ns

2.4.7. DDR

2.4.7.1. Transfiere información

2.4.7.2. Dos veces cada ciclo

2.4.7.3. 400 MHz

2.4.8. DDR2

2.4.8.1. Trabajar con mayores frecuencias

2.4.8.2. 1900MHz

2.4.9. DDR3

2.4.9.1. Reduce tensión de alimentación

3. Memoria Virtual

3.1. Fabricada

3.1.1. Con tecnología magnética

3.2. Controlada

3.2.1. Por el SO

3.2.2. A través del controlador de disco duro

4. Existe una jerarquía ya que

4.1. Diseño antiguo

4.1.1. Fue descartado

4.2. Las memorias

4.2.1. Se ubican en un lugar distinto

4.2.2. Tienen tecnología diferente

4.2.3. Se gestionan diferente

5. Propiedades

5.1. Inclusión

5.1.1. Información contenida en un nivel debe estar en los niveles superiores

5.2. Coherencia

5.2.1. La copias de la información deben ser coherentes entre sí

5.3. Correspondencia

5.3.1. En los niveles de la jerarquía

6. Principio de localidad

6.1. Espacial

6.1.1. Al hacer referencia a un elemento

6.1.1.1. Los elementos cercanos deben ser referenciados

6.1.2. La jerarquía mueve bloques con palabras contiguas

6.1.2.1. Hacia niveles altos

6.1.3. Ejecución secuencial

6.1.3.1. Operaciones con

6.1.3.1.1. Matrices

6.1.3.1.2. Arrays

6.2. Temporal

6.2.1. El elemento se referencia

6.2.1.1. pronto

6.2.2. Jerarquía

6.2.2.1. Mantiene los datos recientes, cerca

7. Mecanismo de acceso a Memoria

7.1. 1

7.1.1. Traducción

7.1.1.1. Dirección virtual a física

7.2. 2

7.2.1. Exito

7.2.1.1. La palabra se encuentra en MP

7.3. 3

7.3.1. Fallos MC

7.3.1.1. Iniciales

7.3.1.1.1. referencia por primera vez

7.3.1.2. Capacidad

7.3.1.2.1. Producen reemplazos

7.3.1.3. Conflicto

7.3.1.3.1. bloques con la misma ubicación en MC

7.4. 4

7.4.1. Fallo

7.4.1.1. 1 Nivel

7.4.1.1.1. Se pasa el controlador a MP

7.4.1.1.2. Se planifica el acceso a MP

7.4.1.1.3. Acierto

7.4.1.1.4. Fallo

7.4.1.1.5. SO

7.4.1.1.6. Se pasa el bloque a MC y se reanuda ejecución

7.4.1.2. 2 Niveles

7.4.1.2.1. Se pasa al siguiente Nivel

7.4.1.2.2. Acierto

7.4.1.2.3. Fallo

7.4.1.2.4. Se completa en un ciclo

7.4.1.3. Acceso

7.4.1.3.1. En la etapa M

8. Evaluación de Prestaciones

8.1. Tiempo memoria

8.1.1. Tiempo acierto MC + Tasa de fallo * penalización de fallo

8.2. Tiempo

8.2.1. Tiempo CPU + Tiempo Memoria

8.3. Latencia

8.3.1. Tiempo

8.3.1.1. Transcurre desde acceso a memoria

8.3.1.2. Hasta que finaliza

8.4. Ancho de banda

8.4.1. Cantidad

8.4.1.1. De inforamción por unidad de tiempo

8.4.1.2. Desde y hacia la memoria

9. Buffer memoria MC

9.1. Harware

9.1.1. realiza escrituras en primera instancia

9.2. Solapa

9.2.1. Escritura con el siguiente nivel

9.3. Pequeña

9.3.1. Organizada rápida

9.4. Penalización menor

9.5. Escritura directa

9.5.1. Palabra a palabra en caché

9.5.2. Se escribe en lugar del siguiente nivel

9.5.3. Se vuelta

9.5.3.1. Cuando esta lleno

9.5.3.2. Fallo de lectura

9.6. Post-Escritura

9.6.1. Volcar

9.6.1.1. Bloques sucios

9.6.2. Se vuelca

9.6.2.1. Cuando este lleno

9.6.2.2. Fallo

10. Políticas de Escritura MC

10.1. Con ubicación

10.1.1. Con post-escritura

10.1.2. bloque de MP a MC

10.2. Sin ubicación

10.2.1. Asociado con escritura directa

10.2.2. Solo se escribe sobre MP