1. Aciertos y fallos caché
1.1. Localidad espacial
1.1.1. elementos cercanos
1.1.2. Matrices, arrays, estructuras
1.2. Localidad temporal
1.2.1. bucles
1.3. Fallo de MP
1.3.1. Acceder a MV
1.3.2. Interviene el OS
2. Caché
2.1. Almacena marcos
2.2. Marca como ocupado usando tags
2.3. Los tags se comparan con el bloque
2.4. Diseño
2.4.1. Organización de caché
2.4.2. Politica de ubicación
2.4.2.1. Correspondencia directa
2.4.2.1.1. Acceso simultaneo a directorio
2.4.2.1.2. Algoritmo de reemplazo trivial
2.4.2.1.3. Mayor tasa de fallos en accesos alternativos MP - MC
2.4.2.2. Totalmente asociativa
2.4.2.2.1. Cualquier bloque MP en MC
2.4.2.2.2. El tag se copara con todos los tags de caché
2.4.2.2.3. Mayor flexibilidad de reemplazo
2.4.2.2.4. Mayor tasa de aciertos
2.4.2.2.5. Mayor tiempo de acceso
2.4.2.3. Asociativa por conjuntos
2.4.2.3.1. Menor tiempo de acceso
2.4.2.3.2. Mayor tasa de aciertos
2.4.3. Politica de reemplazo
2.4.3.1. Determinar bloques MC a desalojar
2.4.3.2. Algoritmos
2.4.3.2.1. Aleatorio
2.4.3.2.2. FIFO
2.4.3.2.3. LRU
2.4.4. Politica de escritura
2.4.4.1. No se puede hacer en paralelo
2.4.4.2. Escritura directa
2.4.4.2.1. Se escribe a la vez en nivel 1
2.4.4.2.2. Facil de implementar
2.4.4.2.3. Asegura coherencia
2.4.4.2.4. Mucho tráfico en memoria
2.4.4.2.5. Buffer de escritura
2.4.4.3. Post-escritura
2.4.4.3.1. Solo se modifica en el primer nivel caché
2.4.4.3.2. dirty bit para indicar modificación
2.4.4.3.3. Menos tráfico en memoria
2.4.4.3.4. Diseño complejo
2.4.4.3.5. Buffer de escritura
2.4.4.4. Escritura con ubicación
2.4.4.4.1. Se asocia con post-escritura
2.4.4.4.2. Se lleva bloque de MP a MC para la escritura
2.4.4.5. Escritura sin ubicación
2.4.4.5.1. Se asocia con escritura directa
2.4.4.5.2. Solo se escribe en MP
2.4.5. Tamaño
2.4.5.1. Pequeña
2.4.5.1.1. Más fallos
2.4.5.1.2. Poca localidad
2.4.5.1.3. Fallos de capacidad
2.4.5.2. Grande
2.4.5.2.1. Muy grande para un chip
2.4.5.2.2. Más lento
2.4.6. Tamaño de marco
2.4.6.1. Grande
2.4.6.1.1. Mejor localidad espacial
2.4.6.1.2. Menos fallos iniciales
2.4.6.1.3. Más penalziacion de fallo
2.4.7. Unificacióno divición de memorias
2.4.8. Caché multinivel
3. Asignación de memoria
3.1. Paginación
3.1.1. Hardware y SO
3.1.2. Reducir fallos de página
3.1.3. Tablas de indexación de memoria
3.1.3.1. Tabla de páginas
3.1.4. Espacio virtual no contiguo
3.1.5. Memoria física se divide en marcos
3.1.6. Memoria virtual se divide en páginas
3.1.7. Dificil encontrar una entrada
3.1.8. Cada proceso tiene una tabla de páginas
3.1.9. page table register
3.1.10. Control de localización en disco
3.1.11. Espacio en disco reservado: swap space
3.1.12. Hardware con modo supervisor
3.1.13. Caché de traducción física TLB
3.2. Segmentación
3.3. Híbrida
4. Diseño
4.1. Caché
4.1.1. En el mismo chip del procesador
4.1.2. SRAM
4.1.3. Varios niveles
4.2. Principal
4.2.1. Ubicado en un chip diferente
4.2.2. DRAM
4.2.3. Controlador de memoria
4.3. Virtual
4.3.1. Ubicada en el disco duro
4.3.2. Se controla desde el SO
4.4. Ubicación físicamente distinta
4.5. Tecnología diferente
4.6. Gestión independiente
5. Propiedades
5.1. Inclusión
5.2. Coherencia
5.3. Correspondencia de direcciones
6. Acceso a memoria
6.1. Traducción dirección virtual a física
6.2. Se accede a caché
6.3. Fallos
6.3.1. Iniciales
6.3.2. Capacidad
6.3.3. Conflicto
6.4. buscar en MP
6.5. Acceso planificado a MP
6.6. Acierto: se envia palabra a MC
6.7. Fallo: pagina de memoria virtual
6.8. El SO hace cambio de contexto
6.9. Se lleva el dato a MC
7. Métricas
7.1. Latencia
7.1.1. Tiempo de inicio a fin de acceso a memoria
7.2. Ancho de banda
7.2.1. Cantidad de información por unidad de tiempo
8. Memoria principal
8.1. Celdas DRAM
8.1.1. Obsoleto
8.1.2. Desaprovecha resursos
8.2. 1 bit cada celda
8.3. Accesos controlador por el procesador o hub externo
8.4. Mapeo de dirección física a ubicación
8.5. Fast Page Mode DRAM
8.5.1. Memoria paginada
8.5.2. Accesos en la misma pagina eficientes
8.5.3. Acceso burst
8.6. SDRAM
8.6.1. Frecuencia superior
8.6.2. Tiempos de 25 y 10 ns
8.7. DDR
8.7.1. DDR
8.7.1.1. Transfiere 2 veces en cada ciclo de reloj
8.7.2. DDR2
8.7.2.1. Mayores frecuencias
8.7.2.2. 1.8V
8.7.3. DDR3
8.7.3.1. 1900MHz
9. Memoria virtual
9.1. Multiprogramación - protección
9.2. Procesos más grandes que MP
9.3. Independencia de localización
9.4. Se controla por hardware y software
9.5. Se usa almacenamiento persistenten
9.6. Unidad es el segmento de página
9.7. Es asociativo
9.8. Politica de post-escritura
9.9. Más compleja y dificil de gestionar
9.10. Latencia de ms
9.11. Diseño
9.11.1. Tamaño de pagina
9.11.2. Reducir numero de fallos de pagina
9.11.3. Fallos se manejan en software
9.11.4. Se usa post-escritura
9.12. Organización
9.12.1. Dirección virtual
9.12.1.1. Generada por el procesador
9.12.2. Dirección física
9.12.2.1. Manejada por la memoria
9.12.3. MMU
9.12.3.1. Traduce direcciones virtuales a físicas
9.12.3.2. Transparente a la CPU