Jerarquía de memoria

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Jerarquía de memoria por Mind Map: Jerarquía de memoria

1. Organizada en niveles

1.1. Memoria caché

1.1.1. Ubicada en el mismo chip que el procesador

1.1.2. Fabricada con memoria RAM estática (SRAM)

1.1.3. Está controlada por el controlador de caché.

1.1.4. Existen varios niveles de caché.

1.2. Memoria principal

1.2.1. Ubicada en un chip diferente al procesador.

1.2.2. Fabricada con memoria RAM dinámica (DRAM).

1.2.3. Controlada por el controlador de memoria.

1.2.4. Ubicado en el mismo chip que el procesador o en otro como el chipset norte o MCH.

1.3. Memoria virtual

1.3.1. Ubicada en el disco duro.

1.3.2. Fabricada con tecnología magnética.

1.3.3. Se controla desde un sistema operativo a través del controlador de disco duro.

2. Propiedades de una jerarquía de memoria

2.1. Inclusión

2.1.1. Información debe estar en todos los niveles de memoria.

2.2. Coherencia

2.2.1. Las copias deben ser la mismas en todos los niveles.

2.3. Correspondencia de direcciones

2.3.1. Entre los distintos niveles de la jerarquía.

3. Aciertos y fallos en el acceso a la caché

3.1. Se busca una palabra en MC

3.1.1. Si está es un acierto

3.1.2. Si no está es un fallo

3.1.2.1. La penalización dependerá del ancho de banda y la latencia de la MP.

3.1.2.2. La MC debe cargar el dato de la MP.

4. Principio de localidad

4.1. Localidad espacial

4.1.1. Si se referencia un elemento, los elementos adyacentes también serán referenciados.

4.2. Localidad temporal

4.2.1. Estructura de programas: datos y bucles.

4.2.2. Si se referencia un elemento, tiene una gran posibilidad de volver a ser referenciado.

5. Mecanismo de acceso a memoria

5.1. 1. Se traduce la dirección virtual a la física.

5.2. 2. Si se traduce con éxito, la palabra está en la MP.

5.3. 3.Tipos de fallos

5.3.1. Iniciales

5.3.2. Capacidad

5.3.3. Conflicto

5.4. 4.En caso de fallo. se debe pasar por el controlador de MP

5.5. 5.El controlador planificará el acceso a MP

5.6. 6. Si acierta el bloque que contiene la palabra se envía al MC

5.7. 7. En caso de fallo se debe resolverlo.

5.8. 8. El SO realiza un cambio de contexto.

5.9. 9. Se lleva el bloque a MC.

6. Diseños de la memoria caché

6.1. Marcos

6.1.1. Son bloques donde se almacena información

6.1.2. Se usan etiquetas para verificar si un marco está o no ocupado

6.2. Aspetos básicos de diseño

6.2.1. Organización de la memoria caché

6.2.1.1. Tamaño de la memoria

6.2.1.2. Tamaño del marco

6.2.1.3. Unificación o división de las instrucciones o datos

6.2.1.4. Implementación de cachés multinivel

6.2.2. Politica de ubicación

6.2.2.1. La memoria caché solo almacena algunos bloques de información

6.2.2.1.1. Tipos

6.2.3. Politica de reemplazo

6.2.3.1. Cuando se produce un fallo de MC se debe determinar el marco a desalojar.

6.2.3.2. Se debe tener en cuenta la probabilidad de uso de una página y el coste de instercambio.

6.2.3.3. Algoritmos utilizados: Aleatorio, FIFO, LRU

6.2.4. Politica de escritura

6.2.4.1. Toman mucho más tiempo ya que la escritura no se puede paralelizar.

6.2.4.1.1. Escritura Directa

6.2.4.1.2. Psot- escritura

6.2.4.1.3. Escritura con ubicación

6.2.4.1.4. Escritura sin ubicación

7. Diseño de la memoria Principal

7.1. Chip de memoria

7.2. El controlador de memoria gestiona los accesos.

7.3. Mapea la dirección física a ubucación física.

7.4. Evolución de las diferentes tecnologías de memoria.

7.4.1. DRAM convencional

7.4.1.1. Proceso de acceso a memoria

7.4.1.1.1. El procesador vuelca la dirección en el bus el controlador la decodifica determina los chips y matrices a ser accedidos y finalmente envia las matrices para validarlas.

7.4.1.2. Actualmente obsoleto.

7.4.1.3. Se pueden desaprovechar los recurso.

7.4.2. Fast page Mode DRAM

7.4.2.1. División de la memoria en páginas

7.4.2.2. Los accesos que se encuentran en la misma página requieren menos ciclos de acceso.

7.4.2.3. Acceso en modo burst 5-3-3-3, 5 ciclos para el primer acceso y 3 para los siguientes.

7.4.3. DRAM sincronica

7.4.3.1. Utiliza el reloj global del sistema.

7.4.3.2. Funciona en modo 5-1-1-1

7.4.3.3. Tiempo de acceso entre 10 y 25 ns

7.4.4. DDR, DDR2 y DDR3

7.4.4.1. Double Data Rate: transfiere información dos veces cada ciclo.

7.4.4.2. DDR2 permite trabajar con altasfrecuencias.

7.4.4.3. A su vez DDR3 también aumenta la frecuencia de las 2 anteriores.

8. Diseño de la memoria virtual

8.1. Memoria virtual

8.1.1. Permite multiprogramación

8.1.2. Permite ejecutar procesos más grandes que la MP.

8.1.3. Permite independicia de las referencias con respecto a lalocalizaciónde los procesos en MP.

8.1.4. Es controlado por el SO.

8.1.5. Almacenamiento magnético.

8.1.6. Se usan páginas en vez de bloques.

8.1.7. El alojamiento es asociativo.

8.1.8. La política de escritura es post-escritura.

8.2. Es más compleja y difícil de manejar

8.3. Resolver un fallo de página implica un cambio de contexto.

8.4. Decisiones clave

8.4.1. Tamaño de la página

8.4.2. Políticas que reducen el número de fallos de la página.

8.4.3. La escritura directa es descartada.

8.5. Organización

8.5.1. Dirección virtual: dirección otorgada por el procesador.

8.5.2. Dirección física: dirección que maneja la unidad de memoria.

8.5.3. Memory Managment Unit: traduce direcciones virtuales a físicas y trabaja en tiempo de ejecución.

8.6. Asignación de memoria

8.6.1. Paginación

8.6.2. Segmentación

8.6.3. Página/Segmentada