Estructuras de programación VHDL

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Estructuras de programación VHDL por Mind Map: Estructuras de programación VHDL

1. Declaraciones secuenciales

1.1. Estas declaraciones se asignan a señales en un orden el cual esta va por secuencia

1.1.1. If then else

1.1.1.1. Esta condición se usa cuando queremos buscar una respuesta en base a otras.

1.1.2. If then else if

1.1.2.1. Esta variable se describe como si o no, lo cual la hace muy versátil dependiendo al uso que se le dé.

1.1.3. Case

1.1.3.1. Esta operación variable se describe como la más fuerte, ya que debido a su uso, ayuda a describir lo que se quiere.

1.2. Tipos de lógicos estándar

1.2.1. Valor indefinido

1.2.2. Valor fuerte desconocido

1.2.3. 0 Fuente

1.2.4. 1 Fuente

1.2.5. Alta impedancia

1.2.6. Valor débil

1.2.7. 0 Débil

1.2.8. 1 Débil

1.2.9. No importa

2. Declaraciones concurrentes

2.1. Asignación directa

2.1.1. Esta acción no necesita que se cumpla alguna condición.

2.2. Asignación condicional

2.2.1. La declaración "when else" se asigna para poner valores que estén sujetos a una señal lo cual necesita ser validado.

2.3. Asignación selectiva

2.3.1. Esta se aplica o se utiliza para dar un valor a una señal la cual se basa en otra señal que se seleccionó anteriormente.

2.4. Process

2.4.1. Se considera como parte de una serie o cadena de declaraciones las cuales se emplean en grupos, pero debe ser visto de una forma más selectiva o cuidadosa.

3. Estructuras comunes

3.1. Concurrentes

3.2. Concurrentes y secuenciales

3.3. Secuenciales