El procesador

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El procesador por Mind Map: El procesador

1. Ejecución de una instrucción

1.1. Etapas de una instrucción

1.1.1. Fetch (F)

1.1.2. Decode (D)

1.1.3. Execution (X)

1.1.4. Memory Access (M)

1.1.5. Writeback (W)

1.2. Una instrucción consta de las etapas:

1.2.1. Load: F+D+X+M+W

1.2.2. Store: F+D+X+M

1.2.3. ALU: F+D+X*W

1.2.4. BEQ: F+D+X

2. Constitución

2.1. Ruta de datos

2.1.1. Es combinacional(Salida en función de sus entradas)

2.2. Unidad de control

2.2.1. Es secuencial (salidas dependel del estado anterior además de sus entradas) o combinacional

3. Tipos

3.1. Procesador monociclo

3.1.1. CPI=1

3.1.2. Duración del ciclo de reloj viene fijada por la instrucción que más tarde en ejecutarse

3.1.3. Funcionamiento y diseño de la ruta de datos y la unidad de control

3.1.3.1. Análisis del repertorio de instrucciones a ejecutar

3.1.3.2. Establecer la metodología de temporización

3.1.3.3. Seleccionar los módulos necesarios para formar la ruta de datos

3.1.3.4. Ensamblar la ruta de datos

3.1.3.5. Determinar los valores de los puntos de control

3.1.3.6. Diseñar la unidad de control

3.1.3.7. Optimizar el diseño

3.1.4. nanoMIPS Monociclo

3.1.4.1. Ruta de datos

3.1.4.1.1. Contador de programa

3.1.4.1.2. Memoriaas separadas de instrucciones y de datos

3.1.4.1.3. Banco de 32 registros (4 entradas y 2 salidas)

3.1.4.1.4. Dos sumadores

3.1.4.1.5. ALU

3.1.4.1.6. Extensor de signo

3.1.4.1.7. Desplazador a la izquierda

3.1.4.2. Unidades de control

3.1.4.2.1. Control global

3.1.4.2.2. Control local

3.2. Procesador multiciclo

3.2.1. CPI>1

3.2.2. La duración de un ciclo es igual a la duración de la etapa más larga

3.2.3. Diseño de ruta de datos

3.2.3.1. Utiliza división del trabajo en etapas

3.2.3.2. Cada etapa relacionada con el hardware

3.2.3.3. Cata etapa debe completarse en 1 ciclo

3.2.3.4. Cada instrucción tarda ejecutarse tantos ciclos como sea necesario

3.2.4. Puntos de control

3.2.4.1. No se pueden dar como una tabla de verdad

3.2.4.2. Señales se van modificando en los diferentes ciclos de reloj

3.2.5. Unidades de control

3.2.5.1. control global

3.2.5.1.1. Circuito secuencial

3.2.5.1.2. Enrada:opcode

3.2.5.1.3. Se puede diseñar como máquina de estados o como microprograma

3.2.5.2. control local: ALU

3.2.5.3. Unidad de control como máquina de estados

3.2.5.3.1. Cableada

3.2.5.3.2. ciclos F y D se ejecutan para toda instrucción por igual

3.2.5.3.3. Cuando se modifica una instrucción hay que rediseñar toda la unidad de control

3.2.5.4. Unidad de control microprogramada

3.2.5.4.1. Memoria ROM almacena vectores con el valor de las señales de conotrol

3.2.5.4.2. Ejecuta una instrucción equivalente a leer palabras de esta memoria

3.2.5.4.3. Es más flexible y ocupa menos área, pero es más lenta que la cableada

3.2.5.4.4. Codificación

3.2.6. nanoMIPS Multiciclo

3.2.6.1. No requiere sumadores extra

3.2.6.2. No necesita memorias separadas

3.2.6.3. Un mismo recurso puede usarse en diferentes etapas de la ejecución de una instrucción

3.2.6.4. Tratamiento de Excepciones

3.2.6.4.1. Modificar la máquina de estados

3.2.6.4.2. Añadir nuevos microprogramas a la unidad de control microprogramada

4. Tratamiento de excepciones

4.1. Transfiere el control a otro programa para:

4.1.1. Salvar el estado del procesador al producirse la excepción

4.1.2. Corregir la excepción

4.1.3. Restaurar el estado del procesador

4.2. Excepción Vs Interrupción

4.2.1. Excepción: Evento no planificado que interrumpe la ejecución de un programa

4.2.2. Interrupción: Excepción que proviene de fuera del microprocesador

4.3. Tipos

4.3.1. Interrupciones de E/S

4.3.2. Llamadas al Sistema Operativo

4.3.3. Puntos de ruptura

4.3.4. Códigos de operación inválidos

4.3.5. Desbordamiento de la ALU

4.3.6. Fallos de página

4.3.7. Accesos a memoria no alineados

4.3.8. Violación de zonas protegidas

4.3.9. Fallos de hardware

4.3.10. Fallos de alimentación

4.4. Componentes hardware necesarios

4.4.1. Registro Exception

4.4.2. Contador de programa de excepción

4.4.3. Restador

4.4.4. Cargar en el PC la dirección de la memoria conde comienza la Rutina de tratamiento de Excepción (RTE)

4.5. Señales de control

4.5.1. ALU_overflow

4.5.2. Exception

4.5.3. ExceptionWrite y EPCWrite

4.5.4. PCWrite