Jerarquía de Memoria

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Jerarquía de Memoria by Mind Map: Jerarquía de Memoria

1. Características

1.1. Se ubica físicamente en un lugar distinto

1.2. Se fabrica con una tecnología diferente

1.3. Se gestiona de manera independiente

2. Niveles

2.1. 1. Memoria Caché

2.1.1. Ubicada en el chip del procesador.

2.1.2. Fabricada con SRAM (Static Random Access Memory).

2.1.3. Controlador de caché

2.2. 2. Memoria Principal

2.2.1. Ubicada en un chip diferente del procesador.

2.2.2. Fabricada con DRAM(Dynamic Random Access Memory).

2.2.3. Controlador de memoria principal.

2.3. 3. Memoria Virtual

2.3.1. Ubicada en el disco duro.

2.3.2. Fabricada con tecnología magnética.

2.3.3. Controlada por el sistema operativo.

3. Propiedades

3.1. Inclusión

3.2. Coherencia

3.3. Correspondencia de direcciones

4. Principios de localidad

4.1. Localidad espacial

4.1.1. Elementos cercanos referenciados

4.1.2. Mueven bloques con palabras contiguas a los niveles más altos de memoria

4.1.3. Operaciones con matrices y arrays

4.2. Localidad temporal

4.2.1. Referenciar pronto a un elemento

4.2.2. Datos accedidos recientemente más cerca del procesador

4.2.3. Datos y bucles

5. Mecanismo completo al acceso de memoria

5.1. De dirección virtual a dirección física

5.2. Se accede a memoria caché

5.3. Tipos de fallos en MC

5.3.1. Iniciales

5.3.1.1. Referenciado una palabra por primera vez

5.3.2. De capacidad

5.3.2.1. Se producen reemplazos

5.3.3. De conflicto

5.3.3.1. Misma ubicación de memoria caché

5.4. En caso de fallo:

5.4.1. Pasar por el controlador de MP

5.5. El controlador planifica el acceso al MP

5.6. En caso de acierto:

5.6.1. Palabra enviada al MC

5.7. En caso de fallo:

5.7.1. Resolución e fallo desde la MV

5.8. SO realiza un cambio de contexto

5.9. Reanuda la ejecución de la instrucción que provoco el fallo.

6. Prestaciones de la jerarquía de memoria

6.1. Métricas de evaluación de prestaciones

6.1.1. Latencia

6.1.1.1. Tiempo que transcurre desde que un acceso a memoria.

6.1.2. Ancho de banda

6.1.2.1. Cantidad de información por unidad de tiempo.

6.2. tMEM = taciertoMC + TF • pF

6.3. taciertoMC: Tiempo de acierto de la MC

6.4. TF: Tasa de fallos de la MC

6.5. pF: Penalización por fallo en MC

6.6. t = tCPU + tMEM

7. Diseño de la memoria caché

7.1. Bloques de información denominados marcos

7.2. Uso de etiquetas o tags

7.2.1. Determinar si es un acierto o fallo

7.3. Aspectos básicos

7.3.1. Organización de la memoria caché

7.3.1.1. Tamaño de la memoria

7.3.1.1.1. Demasiado pequeña

7.3.1.1.2. Demasiado grande

7.3.1.2. Tamaño del marco

7.3.1.2.1. Bloques grandes

7.3.1.2.2. Compromiso

7.3.1.3. Unificación y división

7.3.1.3.1. División: Evitar riesgos estructurales

7.3.1.3.2. Unificar bloques de información comunes

7.3.1.4. Cachés multinivel

7.3.1.4.1. Mejor rendimiento

7.3.1.4.2. Nivel L1

7.3.1.4.3. Nivel L2

7.3.1.4.4. Penalización por fallo es menor

7.3.2. Política de ubicación

7.3.2.1. Correspondencia directa

7.3.2.1.1. Bloque MP corresponde solo a un marco de la MC

7.3.2.1.2. Acceso simultáneo al directorio

7.3.2.1.3. Incremento tasa de fallos

7.3.2.2. Totalmente asociativa

7.3.2.2.1. Cualquier bloque de la MP se puede ubicar en cualquier marco MC

7.3.2.2.2. Mayor tasa de aciertos

7.3.2.2.3. Mayor tiempo de acceso

7.3.2.3. Asociativa por conjuntos

7.3.2.3.1. Divide la MC en C conjuntos de bloques o vías

7.3.2.3.2. Correspondencia directa a nivel de conjuntos

7.3.2.3.3. Correspondencia asociativa a nivel de bloques

7.3.2.3.4. Menor tiempo de acceso

7.3.2.3.5. Mayor tasa de aciertos

7.3.3. Política de reemplazo

7.3.3.1. Aleatorio

7.3.3.1.1. Aleatoriamente escoger el bloque a reemplazar

7.3.3.2. FIFO

7.3.3.2.1. Bloque que a permanecido el mayor tiempo en MC

7.3.3.3. LRU

7.3.3.3.1. Bloque que lleva más tiempo sin utilizarse

7.3.4. Política de escritura

7.3.4.1. Acierto

7.3.4.1.1. Escritura directa

7.3.4.1.2. Pos-escritura

7.3.4.2. Fallo

7.3.4.2.1. Con ubicación

7.3.4.2.2. Sin ubicación

8. Diseño de la memoria virtual

8.1. Permite multiprogramación

8.2. Almacenamiento magético

8.3. Unidad de información

8.3.1. Segmento o página

8.4. Alojamiento asociativo

8.5. Post-escritura

8.6. Fallo de página implica un cambio de contexto

8.7. Organización de la memoria virtual

8.7.1. Dirección física

8.7.2. Dirección virtual

8.7.3. Memory Management Unit (MMU)

8.7.3.1. Traduce de DV a DF

8.8. Asignación de memoria

8.8.1. Paginación

8.8.1.1. Tamaño fijo del bloque información

8.8.1.2. Tabla de páginas

8.8.1.3. Marcos

8.8.1.3.1. MF divida en bloques de tamaño fijo

8.8.1.4. Páginas

8.8.1.4.1. MV divida en bloques del mismo tamaño

8.8.2. Segmentación

8.8.2.1. Tamaño variable del bloque información

8.8.3. Técnica Híbrida

8.8.3.1. Número entero de páginas

8.8.4. Ubicación y búsqueda de páginas

8.8.4.1. Algoritmo de reemplazo

8.8.4.2. Page table register

8.8.4.3. Bit de válido

8.8.4.3.1. Indica si la página está o no presente

8.8.4.4. SO

8.8.4.4.1. Asignación de la memoria física

8.8.4.4.2. Actualizar tablas de páginas

9. Diseño Memoria Principal

9.1. Chips de memoria

9.2. Controlador de memoria

9.3. Mapea la dirección física

9.4. Evolución de las diferentes tecnologías

9.4.1. DRAM convencional

9.4.1.1. Acceso a memoria

9.4.2. FPM DRAM

9.4.2.1. Memoria en páginas

9.4.3. SDRAM o DRAM Sincrónica

9.4.3.1. Utiliza el reloj global del sistema

9.4.4. DDR

9.4.4.1. Transfiere información dos veces en cada ciclo

9.4.5. DDR2

9.4.5.1. Mayores frecuencias

9.4.6. DDR3

9.4.6.1. Reduce la tensión de alimentación