Segmentación José León - Fernando Tacuri

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Segmentación José León - Fernando Tacuri por Mind Map: Segmentación José León - Fernando Tacuri

1. Paralelismo

1.1. Interno

1.1.1. Única CPU

1.1.2. Encauzamiento

1.1.2.1. Ejecución de varias instrucciones

1.1.2.2. Cadena de montaje

1.1.2.3. Dividir las fases de ejecución de las instrucciones en más etapas

1.2. Explícito

1.2.1. Varias CPUs

1.2.1.1. SIMD

1.2.1.1.1. Un sólo flujo de instrucciones y varios datos

1.2.1.2. MISD

1.2.1.2.1. Varios flujos de instrucciones y un solo dato

1.2.1.3. MIMD

1.2.1.3.1. Igual flujos de instrucciones y datos

2. Procesadores

2.1. Secuenciales

2.1.1. Procesador monociclo

2.1.1.1. Duración de ciclo de reloj, la más lenta

2.1.2. Procesador multiciclo

2.1.2.1. Duración etapa de reloj más larga

2.2. Segmentados

2.2.1. Paralelismo a nivel de instrucción

2.2.2. Incorporan pipelining

2.2.2.1. Dividir una función en subfunciones

3. Conceptos

3.1. Técnica aumento de prestaciones

3.2. Cada instrucción utiliza diferentes recursos

4. Unidad de control

4.1. El opcode permite genera señales de control necesarias

4.2. Registros de segmentación

4.3. Dimensiona los registros de segmentación

5. Rendimiento

5.1. La productividad aumenta

5.1.1. Una nueva instrucción por ciclo

5.2. El tiempo empeora de una instrucción

5.2.1. Hardware adicional en la ruta de datos

5.3. Speedup

5.3.1. Máximo al segmentar un procesador multiciclo

6. Pipeling vs Paralelismo

6.1. Ambas mejoran el rendimiento

6.2. Pipeling

6.2.1. El HW no está replicado

6.3. Arquitecturas paralelas

6.3.1. El HW si está replicado

6.4. Secuencial pura

6.4.1. Un resultado cada 5 ciclos

6.5. Paralela pura

6.5.1. N resultados cada 5 ciclos

6.6. Pipeline

6.6.1. Un resultado por ciclo

7. Riesgos

7.1. Riesgos estructurales

7.1.1. Dos o más instrucciones utilizan un mismo recurso

7.1.2. Solución

7.1.2.1. Duplicar los recursos de hardware

7.1.2.2. Memoria

7.1.2.2.1. Separar entre memorias de instrucciones

7.1.2.3. Banco de registros

7.1.2.3.1. Realizar turnos para leer y escribir

7.1.2.3.2. Escritura en la primera mitad de un ciclo

7.1.2.3.3. Lecturas en la segunda mitad

7.2. Riesgos de datos

7.2.1. Dos o más instrucciones presentan dependencia

7.2.1.1. RAW

7.2.1.2. WAR

7.2.1.3. WAW

7.2.2. Solución

7.2.2.1. Solución software

7.2.2.1.1. Prevención

7.2.2.2. Mecanismo hardware

7.2.2.2.1. Detener el pipeline

7.2.2.2.2. Anticipación

7.3. Riesgos de control

7.3.1. BEQ, hasta la fase M no carga el valor adecuado

7.3.2. Soluciones

7.3.2.1. Hardware adicional

7.3.2.1.1. 3 ciclos de espera

7.3.2.1.2. Adelantando la resolución de saltos

7.3.2.1.3. Evaluar la condición de salto

7.3.2.1.4. Calcular la dirección destino de salto

7.3.2.1.5. Seguimos teniendo parada

7.3.2.2. Predicción de salto estática

7.3.2.2.1. No tomado

7.3.2.2.2. Tomado

7.3.2.2.3. Evitar parada mediante predicción

7.3.2.2.4. Reduce penalización cuando se acierta

7.3.2.2.5. Predicción es siempre la misma

7.3.2.3. Software

7.3.2.3.1. Salto retardado

8. Excepciones

8.1. Registro de excepción

8.2. Vector de interrupciones

8.3. Otro tipo de riesgo de control

8.3.1. Se debe vaciar el pipeline de instrucciones

8.3.2. Se debe comenzar la carga de instrucciones

8.4. La ruta de datos adaptarse a excepciones

8.4.1. Señalar el nuevo valor del PC

8.4.2. Almacenar la causa de la excepción

8.4.3. Almacenar la instrucción que provocó la excepción

9. Trabajo del SSOO y el Hardware

9.1. Parte hardware

9.1.1. Detener la instrucción que provocó el fallo

9.1.2. Completar las instrucciones anteriores

9.1.3. Vaciar el pipeline de las instrucciones anteriores

9.1.4. Guardar la causa de la excepión

9.1.5. Salvar la dirección de la instrucción

9.1.6. Saltar a una dirección predeterminada

9.2. Parte Sistema Operativo

9.2.1. Analizar la causa de la excepción

9.2.1.1. Cuando se trata de una instrucción indefinida

9.2.1.2. Un fallo hardware

9.2.1.3. Un desbordamiento

9.2.2. Cuando se trata de una petición

9.2.3. El más frecuente: Manejo de fallos de página